系统解决规划

Brite 32Gbps PCIe PHY和节造器解决规划提供了高效的互连,在PPA方面拥有显著的优势。该系统能够支持短距离或长距离通路，以满足大量的利用场景。除了拥有高线速的PHY的高机能表，低延长也是Brite 32Gbps PCIe PHY的一个关键特点。该PHY支持2.5Gbps至32Gbps的数据速度，能够覆盖PCIe Gen5.0/4.0/3.0/2.0/1.0。 共用的LC-PLL时钟天生器可以为多达8个数据通路提供高速时钟，数据通路的数量能够进行矫捷的宏观配置，例如1x、2x、4x、8x。PCIe PHY的顶层框图见图1。

Brite PCIe节造器到AXI架构如图2所示。它在PCI Express和最新版本的AXI和谈之间提供了一个高机能、易于使用的互连解决规划。它继承了当先的架构，拥有内置DMA的AXI用户界面，切合AMBA® AXI3和AXI4规范。

图1  Brite PCIE PHY框图

图2 :    PCIE 节造器 到 AXI 架构

节造器个性:

?  x1, x2, x4, x8, x16 PCI Express主题

?  支持每通路2.5、5.0、8.0、16.0和32.0 GT/s的链接速度

?  8位、16位、32位、64位和128位PIPE接口

?  切合PCI Express的PHY接口（PIPE），切合订正版4.4.1/5.2

?  切合PCI Express®基础规范订正版5.0 v1.0

?  4 KByte最大有效载荷

?  1个虚构通路(VC)

?  支持通路回转

?  集成时钟域交叉（CDC），支持用户选择的桥接频率

?  可选的AXI4-Lite隶属接口用于网桥配置

?  用于表部寄放器配置的可选AXI4-Lite主接口

PHY个性:

?  金属仓库1P9M，待定

?  1.5字时钟的恒定延长

?  矫捷的宏配置

?  单个CMU最大支持x8

?  支持所有重要校准和自适应过程的自适应，以获得不变的机能

?  支持对所有自动适应过程的软件节造和沉写

?  支持共用参考时钟和无SSC（SRNS）的独立参考时钟

?  支持SSC

?  独立参考时钟模式的最大+/-300ppm频率偏移

?  用于RX机能和TX-to-RX回路机能的片上眼图监测逻辑

?  支持链接EQ训练的DIR模式（PIPE）

-实现了RX眼图监控

?  齐全切合PCIE Express Base 5.0和4.0，PCI Express Base 3.1/2.1/1.1电气规范

?  切合PIPE订正版4.4.1/5.2

?  分歧的回路模式：近端串联，远端并联